15.检测边沿（上升沿或下降沿）

对于一个8位向量中的每一位，检测输入信号何时从一个时钟周期的0变为下一个周期的1（类似于正边沿检测）。当发生从0到1的跳变后，输出位应该在下一个周期被置位。

以下是一些示例。为了清晰起见，单独展示了in[1]和pedge[1]。

模块声明

module top_module (
    input clk,
    input [7:0] in,
    output [7:0] pedge
);

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